Beratus-ratus proses diperlukan untuk menghidupkan awafermenjadi semikonduktor. Salah satu proses yang paling penting ialahgoresan- iaitu mengukir corak litar halus padawafer. Kejayaan yanggoresanproses bergantung pada mengurus pelbagai pembolehubah dalam julat pengedaran yang ditetapkan, dan setiap peralatan etsa mesti disediakan untuk beroperasi di bawah keadaan optimum. Jurutera proses goresan kami menggunakan teknologi pembuatan yang hebat untuk menyelesaikan proses terperinci ini.
Pusat Berita SK Hynix menemu bual ahli pasukan teknikal Icheon DRAM Front Etch, Middle Etch dan End Etch untuk mengetahui lebih lanjut tentang kerja mereka.
Etch: Perjalanan ke Peningkatan Produktiviti
Dalam pembuatan semikonduktor, etsa merujuk kepada corak ukiran pada filem nipis. Corak disembur menggunakan plasma untuk membentuk garis besar akhir setiap langkah proses. Tujuan utamanya adalah untuk mempersembahkan corak yang tepat mengikut susun atur dengan sempurna dan mengekalkan hasil yang seragam dalam semua keadaan.
Jika masalah berlaku dalam proses pemendapan atau fotolitografi, ia boleh diselesaikan dengan teknologi etsa terpilih (Etch). Walau bagaimanapun, jika berlaku masalah semasa proses etsa, keadaan tidak boleh diterbalikkan. Ini kerana bahan yang sama tidak boleh diisi di kawasan yang diukir. Oleh itu, dalam proses pembuatan semikonduktor, etsa adalah penting untuk menentukan hasil keseluruhan dan kualiti produk.
Proses etsa merangkumi lapan langkah: ISO, BG, BLC, GBL, SNC, M0, SN dan MLM.
Pertama, goresan peringkat ISO (Isolasi) (Etch) silikon (Si) pada wafer untuk mencipta kawasan sel aktif. Peringkat BG (Buried Gate) membentuk baris alamat baris (Word Line) 1 dan get untuk mencipta saluran elektronik. Seterusnya, peringkat BLC (Bit Line Contact) mencipta sambungan antara ISO dan baris alamat lajur (Bit Line) 2 dalam kawasan sel. Peringkat GBL (Peri Gate+Cell Bit Line) secara serentak akan mencipta baris alamat lajur sel dan get di pinggir 3.
Peringkat SNC (Storage Node Contract) terus mencipta sambungan antara kawasan aktif dan nod storan 4. Selepas itu, peringkat M0 (Metal0) membentuk titik sambungan S/D persisian (Storage Nod) 5 dan titik sambungan antara baris alamat lajur dan nod storan. Peringkat SN (Storage Node) mengesahkan kapasiti unit, dan peringkat MLM (Multi Layer Metal) seterusnya mencipta bekalan kuasa luaran dan pendawaian dalaman, dan keseluruhan proses kejuruteraan goresan (Etch) selesai.
Memandangkan juruteknik etsa (Etch) bertanggungjawab terutamanya untuk mencorakkan semikonduktor, jabatan DRAM dibahagikan kepada tiga pasukan: Front Etch (ISO, BG, BLC); Etch Tengah (GBL, SNC, M0); End Etch (SN, MLM). Pasukan ini juga dibahagikan mengikut kedudukan pembuatan dan kedudukan peralatan.
Jawatan pembuatan bertanggungjawab untuk mengurus dan menambah baik proses pengeluaran unit. Kedudukan pembuatan memainkan peranan yang sangat penting dalam meningkatkan hasil dan kualiti produk melalui kawalan berubah-ubah dan langkah pengoptimuman pengeluaran yang lain.
Kedudukan peralatan bertanggungjawab mengurus dan mengukuhkan peralatan pengeluaran untuk mengelakkan masalah yang mungkin berlaku semasa proses etsa. Tanggungjawab teras kedudukan peralatan adalah untuk memastikan prestasi peralatan yang optimum.
Walaupun tanggungjawabnya jelas, semua pasukan berusaha ke arah matlamat yang sama – iaitu mengurus dan menambah baik proses pengeluaran serta peralatan yang berkaitan untuk meningkatkan produktiviti. Untuk tujuan ini, setiap pasukan secara aktif berkongsi pencapaian dan bidang mereka sendiri untuk penambahbaikan, dan bekerjasama untuk meningkatkan prestasi perniagaan.
Bagaimana untuk menghadapi cabaran teknologi pengecilan
SK Hynix memulakan pengeluaran besar-besaran produk DRAM LPDDR4 8Gb untuk proses kelas 10nm (1a) pada Julai 2021.
Corak litar memori semikonduktor telah memasuki era 10nm, dan selepas penambahbaikan, satu DRAM boleh menampung kira-kira 10,000 sel. Oleh itu, walaupun dalam proses etsa, margin proses tidak mencukupi.
Jika lubang yang terbentuk (Hole) 6 terlalu kecil, ia mungkin kelihatan "belum dibuka" dan menyekat bahagian bawah cip. Di samping itu, jika lubang yang terbentuk terlalu besar, "bridging" mungkin berlaku. Apabila jurang antara dua lubang tidak mencukupi, "merapatkan" berlaku, mengakibatkan masalah lekatan bersama dalam langkah seterusnya. Apabila semikonduktor menjadi semakin diperhalusi, julat nilai saiz lubang secara beransur-ansur mengecil, dan risiko ini akan dihapuskan secara beransur-ansur.
Untuk menyelesaikan masalah di atas, pakar teknologi goresan terus menambah baik proses tersebut, termasuk mengubah suai resipi proses dan algoritma APC7, serta memperkenalkan teknologi goresan baharu seperti ADCC8 dan LSR9.
Apabila keperluan pelanggan menjadi lebih pelbagai, satu lagi cabaran telah muncul - trend pengeluaran pelbagai produk. Untuk memenuhi keperluan pelanggan sedemikian, syarat proses yang dioptimumkan untuk setiap produk perlu ditetapkan secara berasingan. Ini adalah cabaran yang sangat istimewa untuk jurutera kerana mereka perlu menjadikan teknologi pengeluaran besar-besaran memenuhi keperluan kedua-dua keadaan yang ditetapkan dan keadaan yang pelbagai.
Untuk tujuan ini, jurutera Etch memperkenalkan teknologi "APC offset" 10 untuk mengurus pelbagai derivatif berdasarkan produk teras (Produk Teras), dan menubuhkan dan menggunakan "sistem indeks-T" untuk mengurus pelbagai produk secara menyeluruh. Melalui usaha ini, sistem telah terus ditambah baik untuk memenuhi keperluan pengeluaran pelbagai produk.
Masa siaran: Jul-16-2024